FPGA开发--TimeQuest应用

文章摘要：
本文主要描述了Quartus II 的TimeQuest的应用说明，不做时序分析；

如果编译器会产生以下抱怨：
Critical Warning (332148): Timing requirements not met
则说明工程中未包含时序约束文件，建立约束文件后，则可以消除该警告；

1.新建向导
Assignments --> TimeQuest Timing Analyzer Wizard...

2.设置时钟约束

Clock Name：自定义一个直观的不重复的即可（后边的约束要用到）；
Input Pin：选择对应的输入信号（有下拉菜单可以选择）；
Period：时钟周期，50MHz的时钟为20ns；
Rising: 不设置
Falling:不设置

3.输入延时约束

PortName: 通过列表选择选择要约束的输入引脚；
tsu: 输入最大时延；
th: 输入最小时延（不设置）；
Clock Name: 关联时钟；
Clock Inverted： 时钟反相（下降沿触发需要选择反相）

4.输出延时约束

PortName: 通过列表选择选择要约束的输出引脚；
tco: 输出最大时延；
Minimum tco: 输出最小时延（不设置）；
Clock Name: 关联时钟；
Clock Inverted： 时钟反相（下降沿触发需要选择反相）

5.Pad-to-Pad约束

一般用于纯组合逻辑电路输入端到输出端之间的约束；

Input Port： 组合逻辑输入端；
Output Port：组合逻辑输出端；
tpd: 最大时延；
Minimum tpd: 最小时延；

人为的添加最小时延，以减少或避免竞争和冒险；

组合逻辑电路中，同一信号经不同的路径传输后，到达电路中某一会合点的时间有先有后，这种现象称为逻辑竞争；
因此而产生输出干扰脉冲的现象称为冒险；