FPGA开发--锁相环（PLL）

文章摘要：
本文描述了基于IP Core的锁相环（PLL）倍频器的实现方法；

知识重点：IP Core的使用；

硬件平台： EP4CE6F17C8
开发环境： Quartus 13.1

新建工程
工程名称为：pll_test

添加PLL IP Core

Tools-->MegaWizard Plug-In Manager

选择ALTPLL模块
输出文件格式：Verilog
输出文件名为：pll

配置PLL模块参数

c0~c4最多可以配置5路输出，如果使能某一路，则选中对应的Use this clock;
可以手动指定输出频率，则系统通过上一步配置的时钟，自动计算参数；
也可以指定参数，系统自动算出输出的频率；

添加顶层文件

/*
 * 功能描述： PLL测试模块
 */
module pll_test(
    input rst_n,      // 复位引脚
    input clk,        // 输入时钟
    output clkout0,   // 倍频输出
    output clkout1    // 倍频输出
);

// 连接线，用于检测PLL锁定状态
wire locked;

// PLL模块例化
pll p1(
    .areset(~rst_n),    // 复位引脚，高电平有效
    .inclk0(clk),       // PLL输入时钟
    .c0(clkout0),       // PLL输出 
    .c1(clkout1),       // PLL输出
    .locked(locked)     // PLL锁定状态
);
    
endmodule

分析综合

配置引脚

全编译

下载测试
下载后自动动行，可通过示波器观察输出引脚波形；